AXI总线探索
前言 最近需要想办法给CPU接AXI总线，目前先试着看下AXI4-LITE，IFU和ROM已经写好了，开始往LSU和RAM看看 AXI4-lite 内部握手信号 VALID信号是传输段发送的，READY是接收端发送的。只有在VALID和READY同时有效的时候，信息才会被传递。VALID有效代表发送以准备好，READY有效代表接收已准备好，当其中一方有效，另一方无效时，有效的一方信号需要保持，等待另一方信号的有效。 写响应通道要发送BVALID和BRESP。其中BVALID要与主机发过来的BREADY进行握手代表写数据结束。BRESP为两个bit的信号，作为写数据是否成功的回应 写模式 读模式 LSU伪代码 1234567891011121314151617181920212223242526272829303132333435363738394041424344454647484950515253class AXILSU(params: AXI4Params) extends Module { // AXI4接口信号（简化版） val io =...